新思科技DesignWare 112G Ethernet PHY IP经验证可用于5nm制程高性能计算SOC，具有更佳PPA

加利福尼亚州山景城2021年2月22日 /美通社/ -- 新思科技 （Synopsys, Inc., 纳斯达克股票代码： SNPS）近日宣布， DesignWare®112G EthernetPHY IP已获得在5nm FinFET工艺上的硅认证，具有显著的性能、功率和面积优势。得益于DesignWare 112G以太网PHY的面积效率，开发者能够使用可感知布局的IP核来优化高密度的片上系统（SoC），通过最大限度地在裸片的四角进行堆叠和布局来提高边带宽。为了提高性能，DesignWare 112G PHY在大于40dB的通道中展示了前向纠错后的零误码率，同时具有低于5 pJ/bit的节能效果。 

新思科技全面的112G以太网PHY解决方案结合了自身的布线可行性研究、封装基板指南、信号和电源完整性模型以及深入的串扰分析，可实现快速可靠的SoC集成。DesignWare 112G以太网PHY是新思科技面向高性能云计算应用的综合IP产品组合的一部分，除此之外还包括广泛使用的协议如PCI Express ^®、DDR、HBM、Die-to-Die、CXL和 CCIX。

新思科技IP市场营销和战略高级副总裁John Koeter表示：“20多年来，新思科技一直是业界可信赖的IP供应商，致力于为开发者提供适用于最先进流程的、功能丰富的高速SerDes IP，协助开发者获得市场竞争优势。采用5nm FinFET工艺的DesignWare 112G以太网PHY IP解决方案，具有独特的性能、能耗和面积，能够极大地赋能开发者，显著降低其集成风险，并更快实现成功。”

其他资源
有关更多信息，请访问DesignWare 112G以太网PHY IP。

关于DesignWare IP 
新思科技是面向芯片设计提供高质量硅验证IP核解决方案的供应商。DesignWare IP核组合包括逻辑库、嵌入式存储器、嵌入式测试、模拟IP、有线和无线接口IP、安全IP、嵌入式处理器和子系统。为了加速原型设计、软件开发以及将IP整合进芯片，新思科技的“IP Accelerated计划”提供IP原型设计套件、IP软件开发套件和IP子系统。新思科技在IP核质量方面的广泛投资、全面的技术支持以及强大的IP开发方法使设计人员能够降低集成风险，并加快上市时间。垂询DesignWare IP核详情，请访问https://www.synopsys.com/designware-ip。

关于新思科技
新思科技（Synopsys, Inc., 纳斯达克股票代码：SNPS）是众多创新型公司的Silicon to Software™（“芯片到软件”）合作伙伴，这些公司致力于开发我们日常所依赖的电子产品和软件应用。作为一家被纳入标普500强（ S&P 500 ）的公司，新思科技长期以来一直处于全球电子设计自动化（EDA）和半导体IP产业的领先地位，并提供业界最广泛的应用程序安全测试工具和服务组合。无论您是创建先进半导体的片上系统（SoC）的设计人员，还是编写需要更高安全性和质量的应用程序的软件开发人员，新思科技都能够提供您的创新产品所需要的解决方案。要获知更多信息，请访问www.synopsys.com。