新思科技推出低延迟Die-to-Die控制器，扩大在多裸晶芯片解决方案领域领导地位

完整的DesignWare Die-to-Die控制器和PHY IP核解决方案可大幅提升性能，从而在高性能计算、AI和网络SoC中实现裸晶芯片间的高效连接 

加利福尼亚州山景城2021年6月10日 /美通社/ --

本公告要点： 

• 完整的DesignWare Die-to-Die IP解决方案，包括控制器、112G USR/XSR和HBI PHY，支持裸片差分和计算扩展 
• 新型Die-to-Die控制器的错误校正机制带有重放和可选的前向纠错功能，可大幅降低比特误码率并实现可靠die-to-die链路 
• 低延迟架构支持AMBA CXS与Arm® Neoverse™ Coherent Mesh Network间的高效连接 
• 新思科技提供完整的多裸晶芯片解决方案，采用Die-to-Die IP、HBM IP和3DIC Compiler以实现系统级封装集成

新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日宣布推出全新的DesignWare® Die-to-Die控制器IP核，与公司现有的112G USR/XSR PHY IP核共同实现完整的die-to-die IP解决方案。该完整的IP解决方案可为开发者提供低延迟、高带宽的die-to-die连接，以满足高性能计算、人工智能（AI）和网络SoC对更大工作量和更快速数据传送的需求。DesignWare Die-to-Die控制器和PHY IP核是新思科技多裸晶芯片解决方案的一部分，由HBM IP和3DIC Compiler组成，可加速需要先进封装的SoC设计。

Arm基础架构业务部产品管理总监Jeff Defilippi表示：“互连技术对于下一代高性能、定制化的基础架构SoC越来越重要。新思科技DesignWare Die-to-Die控制器具有针对AMBA CXS的低延迟性和原生支持，可与Arm Coherent Mesh Network实现便捷集成，为我们的共同客户提供多芯片IP解决方案，为下一代基础架构计算提供所需的更高扩展性能和可操作选项。”

DesignWare Die-to-Die控制器具有错误校正机制，如可选的前向错误校正和循环冗余校验，以实现更高的数据完整性和链路可靠性。DesignWare Die-to-Die控制器的灵活配置支持AMBA® CXS和AXI协议，可实现相干和非相干的数据通信，从而轻松集成到基于Arm的SoC和其他高性能SoC中。DesignWare Die-to-Die控制器支持高达1.8Tb/s PHY带宽，可实现强大的die-to-die连接以满足SoC对高性能计算的需求。

新思科技IP营销和战略高级副总裁John Koeter表示：“裸片拆分和分解的趋势下，需要超短和特短距离链接，以实现裸晶芯片之间的高数据速率连接。新思科技的完整DesignWare Die-to-Die IP解决方案提供超低延迟控制器和高性能PHY，已被多家客户所采用，协助开发者放心地将高质量IP集成到多裸晶芯片SoC中，同时最大限度地降低集成风险。”

新思科技广泛的DesignWare IP核组合包括逻辑库、嵌入式存储器、IO、PVT监视器、嵌入式测试、模拟IP、接口IP、安全IP、嵌入式处理器和子系统。为加速原型设计、软件开发以及将IP核整合进芯片，新思科技IP Accelerated计划提供IP原型设计套件、IP软件开发套件和IP核子系统。我们对IP质量的广泛投资、全面的技术支持可使设计人员降低整合风险，并加快上市时间。了解更多信息，请访问https://www.synopsys.com/designware。

供货情况和资源 
DesignWare Die-to-Die控制器IP现已向早期采用者提供。新思科技DesignWare Die-to-Die USR/XSR PHY IP核现已推出适用于12nm、7nm和5nm工艺的产品，并已计划推出3nm工艺产品。适用于7nm和5nm工艺的HBI PHY IP核现已提供。

有关更多信息，请访问DesignWare Die-to-Die IP页面。